台積電 COUPE 矽光子平台與量產資訊

摘要

這份使用者提供的研究筆記聚焦 COUPE（來源主張全名為 Compact Universal Photonic Engine，緊湊型通用光子引擎），將其描述為 Taiwan Semiconductor Manufacturing Company 自行開發的 矽光子 整合平台，也是 AI三層蛋糕 第三層「光學傳輸層」的核心技術。

來源主張 COUPE 的技術架構包括：

• 透過光訊號取代部分銅線電子傳輸，以降低 AI data center / accelerator cluster 的功耗、延遲與頻寬瓶頸。
• 採用 SoIC-X 3D 異質整合，將電子積體電路（EIC）垂直堆疊在光子積體電路（PIC）上。
• 使用 hybrid bonding 降低 EIC/PIC 耦合損耗。
• 核心元件包含 micro ring modulator（MRM）。
• 來源主張搭配 CPO 可提供 4 倍功耗效率與延遲減少 90%；若與 CoWoS interposer 結合，功耗效率可達 10 倍、延遲減少 95%。

來源可信度註記

本筆記沒有附台積電技術論壇簡報、新聞稿、產品規格書或 URL；因此所有精確技術、量產、合作與採用敘述均視為「來源主張 / 待核驗」，包括：

• COUPE 全名與台積電官方中文/英文定義。
• SoIC-X、EIC/PIC 垂直堆疊與 hybrid bonding 架構。
• 4 倍 / 10 倍功耗效率、90% / 95% 延遲降低。
• 400Gbps、1.6Tbps、12.8Tbps 延伸路線。
• 2026 年量產全球首款 200Gbps MRM。
• BER 低於 1E-08 與「今年內正式供應客戶」。
• NVIDIA、Broadcom 採用或共同開發 CPO / COUPE。
• Ansys、奇景光電、上詮光電 供應鏈角色。

消化後的 Wiki 更新

• 新增 COUPE 概念頁。
• 新增 Ansys、奇景光電、上詮光電 實體頁。
• 更新 矽光子、Co-packaged Optics、SoIC、CoWoS、AI三層蛋糕、AI晶片三層技術堆疊、CPO與矽光子商業化催化因素、Taiwan Semiconductor Manufacturing Company、NVIDIA、Broadcom、張曉強、先進封裝與光互連瓶頸限制AI晶片擴展風險、AI晶片擴展依賴先進製程先進封裝與光互連共同突破。

主要張力

• COUPE 若能量產並被 CPO 交換器 / GPU 互聯採用，可能把台積電從先進封裝中樞推進到 optical I/O platform；但來源未附官方資料，不能將量產與客戶採用視為已證實。
• 來源將量產主體明確歸於台積電本身，這對商業模式很重要：若成立，台積電可能不只是製程/封裝服務商，也可能掌握光子引擎平台；但這需要確認營收歸屬、供應鏈分工與客戶整合方式。
• CPO/COUPE 對功耗與延遲的改善若成立，將強化「銅退光進」 thesis；若良率、封裝可維修性、標準化或成本不如預期，光互連仍可能是 AI cluster scaling bottleneck。

待追問 / 待核驗

• 台積電 2026-05-14 技術論壇正式公告、簡報或新聞稿。
• COUPE 是否為台積電官方產品/平台名稱，完整英文與中文名是否正確。
• SoIC-X 與 COUPE 的實際製程整合關係。
• 200Gbps MRM 量產狀態、BER 低於 1E-08 的測試條件與客戶交付時點。
• 4x/10x power efficiency 與 90%/95% latency reduction 的 baseline。
• NVIDIA / Broadcom 採用 COUPE-based CPO 的正式產品公告。
• Ansys、奇景光電、上詮光電在 COUPE 供應鏈中的確切角色。

來源

• 原文保存於 raw/Clippings/2026-05-18-台積電COUPE矽光子平台與量產資訊.md。